本課程重點講解了DDR3_Gbps高速差分SIPI設計，幫助電子行業(yè)工程技術人員提高在PCB布線和信號分析方面的專業(yè)技能，為企業(yè)培養(yǎng)優(yōu)秀的SI工程師，提高產(chǎn)品質量和可靠性，增強產(chǎn)品在國內國際的市場競爭力。
本課程重點不是“書本上的理論”，而是“工程中該怎么做、為什么這樣做”。
既要了解“這個地方有這個問題”，又要知道“這個問題工程上這樣處理”。
緊扣工程設計講解關鍵知識點，拒絕枯燥的理論堆積，實用為主,直觀形象，便于工程師接受。
實戰(zhàn)應用、真正解決問題，方便落實！明白為什么，更清楚怎么做！
通過本課程的學習你可以在硬件設計，硬件測試，PCB設計，SI設計，PI設計等方面的能力有質的飛躍，本課程的內容幫助你成為業(yè)界頂尖的工程師
DDR3_Gbps高速差分SIPI
第一部分：DDR3高速并行SIPI設計
1、DDR3 接口 SI/PI 設計內容
² DDR3 接口介紹
² DDR3 接口信號電源要求
² DDR3 接口SI/PI 設計包含哪些內容？
² 如何評價DDR接口信號質量？
² 導致眼圖惡化的因素
² 時序分析ABC
² 影響時序的因素
² Timing Budget 示例
2、DQ/DQS 信號組
² 了解SSTL的脾氣
² ODT和ZQ calibration
² 走線阻抗：50歐？ 45歐？ 40歐？ …………
² 間距控制：1.5X ? 2X ? 2.5X ? …………
² 如何優(yōu)化Ron、Z0、ODT組合
² 影響時序的因素分析
² 扇出長度問題
² 走線中途過孔的處理
² 怎樣規(guī)劃層疊和參考平面？
3、ADDR/CMD/CNTL_CLOCK信號組
² 常用拓撲結構及端接
² 摸透Fly-by 結構的脾氣
² 鏈中容性負載的影響
² 容性負載補償
² VTT 上拉電阻的選擇
² 主干線長度、DDR區(qū)域分段長度、尾巴長度等的影響
² 驅動器封裝引起的波形變化
² DDR芯片封裝引起的信號惡化
² DDR芯片扇出過孔的影響
² DDR芯片扇出長度的影響
² Fly-by 結構中不同位置的眼圖特點
² Fly-By結構綜合優(yōu)化
² Fly-By結構的等長設置
² Timing Budget： 示例
² 影響jitter的因素分析
² T拓撲與端接
4、DDR3接口電源設計
² VDD/VDDQ電源設計
² VTT電源設計
² VREF電源設計
5、信號質量及時序優(yōu)化要點
² 如何選擇阻抗
² 層疊設置必須注意的問題
² Date lane優(yōu)化要點
² ADDR/CMD/CNTL/CLK優(yōu)化要點
² DDR3接口布線優(yōu)化要點
² VDD/VDDQ電源設計要點
² VTT電源設計要點
² VREF電源設計要點
6、DDR3 接口仿真方法
² 仿真設置關鍵點
² 如何解讀仿真結果
² 信號質量仿真、演示
² 眼圖質量仿真、演示
² 時序仿真、演示
第二部分：Gbps高速差分SIPI設計
1、高速差分設計8個關鍵控制點
² 高速差分互連系統(tǒng)結構
² 眼圖關鍵特征參數(shù)解讀
² 高速差分設計8個關鍵控制點
2、S參數(shù)及TDR
² 理解S參數(shù)
² 利用S參數(shù)提取信息
² 利用S參數(shù) debug
² 反射與TDR
² TDR 分辨率
3、耦合干擾問題
² 同層線間串擾
² 層間串擾
² 孔與孔的耦合干擾
² 回流路徑引起的耦合干擾
² 通過電源系統(tǒng)產(chǎn)生耦合干擾
² 各種耦合干擾的規(guī)避措施
4、抖動問題
² 引起抖動的常見因素
² 耦合干擾如何影響抖動
² ISI 如何影響抖動
² AC耦合電容如何影響抖動
² 阻抗不連續(xù)如何影響抖動
² 參考平面如何影響抖動
² 電源噪聲如何影響抖動
² 差分對配置如何影響抖動
² 差分不對稱性影響抖動
5、差分、共模的轉換
² 詳解模態(tài)轉換
² 模態(tài)轉換對眼圖質量的影響
² 解決模態(tài)轉換問題的各種措施
6、互連通道阻抗優(yōu)化
² 阻抗連續(xù)性優(yōu)化內容
² 過孔研究及優(yōu)化
² 金手指焊盤特性及優(yōu)化
² AC耦合電容焊盤優(yōu)化
7、電源優(yōu)化設計
² 摸透磁珠濾波器的脾氣
² L型還是PI型
² 負載之間的電源干擾
² 優(yōu)化電源樹結構
² 電源樹優(yōu)化示例
² SERDES接口模擬電源設計要點
8、交流答疑
于爭 博士 著名實戰(zhàn)型信號完整性設計專家
多年大型企業(yè)工作經(jīng)歷，目前專注于為企業(yè)提供信號完整性設計咨詢服務。擁有《信號完整性揭秘--于博士SI設計手記》 《Cadence SPB15.7 工程實例入門》等多本學術及工程技術專著。錄制的《Cadence SPB15.7 快速入門視頻教程（60集）》深受硬件工程師歡迎。
近20年的高速電路設計經(jīng)驗，專注于高速電路信號完整性系統(tǒng)化設計，多年來設計的電路板最高達到28層，信號速率超過12Gbps，單板內單電壓軌道電流最大達到70安培，電路板類型包括業(yè)務板卡、大型背板、測試夾具、工裝測試板等等，在多個大型項目中對技術方案和技術手段進行把關決策，在高速電路信號完整性設計方面積累了豐富的經(jīng)驗。
曾主講100多場信號完整性設計、信號完整性仿真等課程。曾為HP，Rothenberger，Micron，東芝，Amphenol，Silan，Siemens，聯(lián)想，中興，浪潮，方正，海信，中電38所，中電36所，京東方，中航613所，北京微視，上海國核自儀，航天2院25所，中科院微電子所，上海先鋒商泰，無錫云動，廈門飛華環(huán)保等多家企業(yè)及科研院所提供咨詢及培訓服務。公開課及內訓企業(yè)覆蓋了通信電子、醫(yī)療器械、工業(yè)控制、汽車電子、電力電子、雷達、導航、消費電子、核工業(yè)等多個行業(yè)
"硬件設計工程師，硬件測試工程師，PCB設計工程師，EMC工程師，PI工程師，SI工程師，項目經(jīng)理，技術支持工程師，研發(fā)主管,研發(fā)總監(jiān),研發(fā)經(jīng)理,測試經(jīng)理,系統(tǒng)測試工程師。 "